Главная страница | Контакты | Случайная страница Автомобили Астрономия Биология География Дом и сад Другие языки Другое Информатика История Культура Литература Логика Математика Медицина Металлургия Механика Образование Охрана труда Педагогика Политика Право Психология Религия Риторика Социология Спорт Строительство Технология Туризм Физика Философия Финансы Химия Черчение Экология Экономика Электроника

Endmodule

Endmodule

2. Микросхема 74x 374 – восьмиразрядный регистр на базе D-триггеров, управляемых фронтом синхросигнала. Имеет инверсный вход “Output Enable” – OE. Низкий уровень сигнала на этом входе переводит выходы триггеров в высокоимпедансное состояние.

Рис.2

Таблица истинности микросхемы (Таб.2)

Таб.2

Рис.3 3. Микросхема 74x 377 – восьмиразрядный регистр на базе D-триггеров, управляемых фронтом синхросигнала с инверсным входом разрешения синхронизации EN. Рис.4

Описание работы регистра на Verilog

module register(clk, data, en, q);

input clk, reset;

input [3:0] data;

output [3:0] q;

reg [3:0] q;

always @(posedge clk)

if (!en)

q<= data;

else q<=q;

endmodule

4. Микросхема 74x373 – восьмиразрядный регистр (8 защелок) с инверсным входом разрешения выхода

Рис. 5 Verilog описание регистра

module Latch_8 (clk, oe, data,q);

input clk, oe;

input [0:7] data;

output [0:7] q;

reg [0:7] q;

reg [0:7] i_q; //internal signal vector

always @(clk or data)

if (clk==1) i_q<=data;

else i_q<=i_q;

assign q = (oe==0)? i_q: 8’bz;