Читайте также: |
|
Архитектура 16-разярдных МП
Архитектура микропроцессора Intel i8086.
К 16-разрядным МП первого поколения принадлежат МП i8086/i8088 и i80186/180188, к МП второго поколения — i80286. Большая интегральная схема МП i8086 с геометрическими размерами 5,5x5,5 мм имеет 40 контактов, содержит около 29000 транзисторов и потребляет 1,7 Вт от источника питания +5 В, тактовая частота — 5; 8 или 10 МГц.
Микропроцессор выполняет операции над 8- и 16-разрядными данными, представленными в двоичном или двоично-десятичном виде, может обрабатывать отдельные биты, а также строки или массивы данных.
Микропроцессор имеет внутреннее сверхоперативное запоминающее устройство (СОЗУ) емкостью 14x16 байт. Шина адреса является 20-разрядной, что позволяет непосредственно адресовать 220= 1 048 576 ячеек памяти (1 Мбайт).
Пространство адресов ввода/вывода составляет 64 Кбайт. В БИС i8086 реализована многоуровневая векторная система прерываний с количеством векторов до 256. Предусмотрена также организация прямого доступа к памяти.
Среднее время выполнения команды занимает 12 тактов. Особенностью МП i8086 является возможность частичной реконфигурации аппаратной части для обеспечения работы в двух режимах — минимальном и максимальном. Режимы работы задаются аппаратно. В минимальном режиме. используемом для построения однопроцессорных систем, МП самостоятельно формирует все сигналы управления внутренним системным интерфейсом. В максимальном режиме, используемом для построения мультипроцессорных систем.
Рисунок 3.1 – структурная схема микропроцессора i8086.
В МП i8086 применена конвейерная архитектура, которая позволяет совмещать во времени циклы исполнения и выборки из памяти кодов последующих команд. Это достигается параллельной работой двух сравнительно независимых устройств – операционного устройства и шинного интерфейса. Структурная схема МП i8086 показана на рисунке 3.1. Операционное устройство выполняет команду, а шинный интерфейс осуществляет взаимодействие с внешней шиной — выставляет адреса, считывает коды команд и операнды, записывает результаты вычислений в память или устройства ввода/вывода.
Операционное устройство состоит из РОН, предназначенных для хранения промежуточных результатов вычислений — данных и адресов; АЛУ с буферными регистрами; регистра флагов; схемы управления и синхронизации, которая дешифрует коды команд и генерирует управляющие сигналы для всех блоков схемы МП.
Шинный интерфейс состоит из шестибайтной регистровой памяти, которая называется очередью команд, четырех сегментных регистров: CS, DS, ES, SS, указателя команд IP, сумматора, а также вспомогательных регистров связи и буферных схем шин адреса/данных. Очередь команд работает по принципу FIFO (First Input — First Output, т. е. "первый пришел — первый вышел") и сохраняет на выходе порядок поступления команд. Длина очереди — 6 байт. Если операционное устройство занято выполнением команды, шинный интерфейс самостоятельно инициирует опережающую выборку кодов команд из памяти в очередь команд. Выборка из памяти очередного командного слова осуществляется тогда, когда в очереди обнаруживаются два свободных байта. Очередь увеличивает быстродействие процессора в случае последовательного выполнения команд. При выборке команд переходов, запросов и возвращений из подпрограмм, обработки запросов прерываний очередь команд сбрасывается, и выборка начинается с нового места программной памяти.
Еще одной задачей шинного интерфейса является формирование физического 20-разрядного адреса из двух 16-разрядных слов. Первым словом является содержимое одного из сегментных регистров CS, SS, DS, ES, а второе слово зависит от типа адресации операнда или кода команды. Суммирование 16-разрядных слов происходит со смещением на 4 разряда и осуществляется с помощью сумматора, который входит в состав шинного интерфейса.
Дата добавления: 2015-04-20; просмотров: 40 | Поможем написать вашу работу | Нарушение авторских прав |