Главная страница | Контакты | Случайная страница Автомобили Астрономия Биология География Дом и сад Другие языки Другое Информатика История Культура Литература Логика Математика Медицина Металлургия Механика Образование Охрана труда Педагогика Политика Право Психология Религия Риторика Социология Спорт Строительство Технология Туризм Физика Философия Финансы Химия Черчение Экология Экономика Электроника

Принципы организации мультиплексоров и дешифраторов. Методика реализации логических функций на мультиплексорах и дешифраторах

Вывод:

Таблица 1 – Шкала потребности растений в азотных удобрениях

Таблица 2 – Шкала потребности растений в фосфорных удобрениях

Таблица 3 – Шкала потребности растений в калийных удобрениях

ИССЛЕДОВАНИЕ МУЛЬТИПЛЕКСОРОВ И ДЕШИФРАТОРОВ

Цель работы

Изучение принципов организации типовых функциональных узлов комбинационного типа: мультиплексоров и дешифраторов. Изучение методов реализации логических функций на мультиплексорах и дешифраторах. Получение навыков в сборке, наладке и исследовании схем.

Принципы организации мультиплексоров и дешифраторов. Методика реализации логических функций на мультиплексорах и дешифраторах

Мультиплексором называется комбинационное устройство, предназначенное для коммутации в заданном порядке сигналов с нескольких входных шин на одну выходную шину. С помощью мультиплексора осуществляется временное разделение информации, поступающей по разным каналам к одному приемнику.

Входы мультиплексора делятся на информационные, адресные и разрешающие (стробирующие). На информационные входы подается информация, передаваемая на выход мультиплексора. Адресные входы обеспечивают выбор нужного информационного входа, а на разрешающий вход подается стробирующий сигнал, позволяющий подключить выбранный вход на один общий (реже два – прямой и инверсный) выход. Число информационных и адресных входов взаимосвязано. Если число адресных входов равно m, то с их помощью можно коммутировать 2 ^m каналов, т.е. максимальное число информационных входов может быть равно 2 ^m.

Разрешающий вход, как правило, один, а если их несколько, то сигнал на выходе мультиплексора появится только при наличии разрешающих сигналов на всех стробирующих входах. Наличие разрешающих входов позволяет синхронизировать работу мультиплексора с работой других узлов, а также наращивать его разрядность.

Работа мультиплексора описывается следующим логическим уравнением

, (1)

где D_i – входной сигнал на i- том информационном входе мультиплексора; S_i – i -й минтерм, образованный переменными на адресных входах; E – стробирующий сигнал.

Из уравнения (1) следует, что структура мультиплексора состоит из 2 ^m конъюнкторов (схем И), каждый их которых имеет m адресных входов, по одному информационному и стробирующему входу, и одного дизъюнктора (схемы ИЛИ), объединяющего 2 ^m выходов конъюнкторов. Выход дизъюнктора является выходом мульплексора.

Рис. 1. Условные графические обозначения мультиплексора по ГОСТ (а) и в системе DIN (б)

На рис. 1 приведены условные графические обозначения интегральных микросхем (ИС) мультиплексора по ГОСТ (а) и в системе DIN, которая применяется в программе моделирования электронных схем Electronics Workbench 5.0 (б). Во втором варианте приняты следующие обозначения сигналов: D0,..., D7 – информационные входы; A, B, C – адресные входы; G’ – сигнал разрешения (инверсный); Y – прямой выход; W – инверсный выход.

Мультиплексоры, выпускаемые в виде отдельных ИС, имеют ограниченное число информационных входов (не более 16). Для увеличения числа входов мультиплексоры наращивают объединением нескольких мультиплексоров в пирамидальную (древовидную) или параллельную схему.

Пирамидальные схемы из интегральных мультиплексоров строятся по каскадному принципу. Число каскадов определяется требуемым числом входов проектируемого мультиплексора и числом входов реальных микросхем мультиплексоров.

На адресные входы мультиплексоров первого каскада подаются младшие разряды кода адреса. Выходы мультиплексоров первого каскада подаются на информационные входы микросхем второго каскада. На адресные входы ИС второго каскада подключаются следующие по старшинству разряды кода адреса. В последнем каскаде оказывается одна ИС мультиплексора, на информационные входы которой подключаются выходы всех мультиплексоров предыдущего яруса, а на адресные – старшие разряды кода адреса. При наличии стробирующих входов все они объединяются общей шиной. Недостатками пирамидальных структур являются повышенный расход микросхем и снижение быстродействия.

Если ИС мультиплексора имеет разрешающий вход, то за счет его использования как информационного можно нарастить разрядность, включая отдельные микросхемы параллельно. Кроме ИС мультиплексоров, требуется дешифратор. В этом случае разрешающие входы всех мультиплексоров подключаются к выходам дешифратора, на входы которого подаются старшие разряды кода адреса, а выходы всех мультиплексоров объединяются через схему ИЛИ. Быстродействие таких мультиплексоров существенно выше и не зависит от разрядности.

Мультиплексоры могут использоваться не только как коммутаторы информационных каналов, но и для других целей. Одна из перспективных областей их использования – реализация комбинационных логических схем, а в ряде случаев и последовательностных цифровых устройств. На мультиплексоре можно реализовать любую логическую функцию, содержащую до m переменных, где m – число адресных входов.

При реализации логической функции m переменных на мультиплексоре, имеющем m адресных входов, на информационные входы D_i подают значения “0” или “1” согласно значениям функции на данном наборе. На адресные входы поступают входные переменные реализуемой функции в соответствии с уравнением (1):

А0 = x₀, А1 = x₁, …, А _{m –1} = x_m–1,

где x _i – логические переменные; А_i – адресные входы мультиплексора.

При реализации на мультиплексоре с m адресными входами функции, содержащей m +1 переменную, поступают следующим образом.

Пусть F (x₀, x₁, …, x_m–1, x_m) – некоторая переключательная функция. В соответствии с теоремой Шеннона [2] разложим функцию F по переменной x_m:

F (x₀, x₁, …, x_m–1, x_m) = F (x₀, x₁, …, x_m–1, 0) F (x₀, x₁, …, x_m–1, 1).

Подфункции F (x₀, x₁, …., x_m–1, 0) и F (x₀, x₁, …, x_m–1, 1) на каждом i- м наборе переменных (x₀, x₁, …, x_m–1) либо не зависят от значения переменной x_m, то есть равны “0” или “1”, либо равны значению x_m, либо равны ее инверсии .

Если значение заданной функции F (x₀, x₁, …, x_m–1, x_m) на i -м наборе переменных (x₀, x₁, …, x_m–1) не зависит от аргумента x_m, то на i -й информационный вход подается константа “0” или “1”, если же зависит, то на соответствующий вход подается либо сигнал самой переменной x_m, либо ее инверсии .

В случае реализации функции от большего, чем m +1, количества переменных прибегают к специальным методам расширения количества входов.

Двоичными дешифраторами называются комбинационные логические устройства, имеющие n входов (X₀, X₁,..., X_n–1) и N выходов (F₀, F₁, F₂ …, F_N-1), в которых каждому состоянию выходов однозначно соответствует одна из возможных комбинаций двоичных сигналов на входах. Если на входы дешифратора подается n –разрядное двоичное число, то на одном из его выходов вырабатывается сигнал единицы (нуля), а на остальных выходах сохраняется сигнал нуля (единицы). Максимальное число выходов дешифратора определяется величиной N = 2 ⁿ.

Дешифратор называется полным, если N = 2 ⁿ, и неполным, если N < 2 ⁿ.

В общем случае схема двоичного дешифратора может быть описана с помощью системы переключательных функций переменных следующего вида:

;

;

; (2)

...

;

,

где x₀, x₁,..., x_n–1 – двоичные переменные на соответствующих входах дешифратора, F₀, F₁, F₂..., – переключательные функции выходов дешифратора.

В зависимости от способа структурной реализации этих функций различают матричные и пирамидальные дешифраторы. Быстродействие дешифратора определяется суммарным временем задержки последовательно включенных логических элементов и зависит от количества ступеней дешифратора.

Схема матричного дешифратора строится на основании выражений (2), так что каждое уравнение системы реализуется отдельным логическим элементом. При построении неполных матричных дешифраторов возможно упрощение отдельных переключательных функций.

При построении матричного дешифратора на большое число входных переменных могут возникнуть трудности с реализацией схемы из-за ограничения числа входов у логических элементов, количества логических элементов на кристалле внутри корпуса ИС, а также количества внешних выводов ИС.

На рис. 2 приведены условные графические изображения ИС дешифратора по нормам ГОСТ: с прямыми выходами и прямым сигналом разрешения (а) и с инверсными выходными сигналами и инверсным сигналом разрешения (б).

Рис. 2. Условные графические изображения ИС дешифратора по нормам ГОСТ

На рис. 3 приведены условные графические изображения ИС дешифратора в соответствии со стандартом DIN: с прямыми выходами (а) и с инверсными выходными сигналами (б). В схеме рис. 3, а имеется три входа разрешения: один прямой (G1) и два инверсных (G2A’ и G2B’).

Рис. 3. Условные графические изображения ИС дешифратора по стандарту DIN

Для наращивания разрядности малоразрядных дешифраторов применяются схемы пирамидального типа. Особенностью такого схемотехнического построения является то, что входное многоразрядное слово делится на два “поля”. Поле младших разрядов соответствует числу входов имеющихся дешифраторов. Оставшееся поле разрядов используется для формирования сигналов разрешения работы одного из дешифраторов, декодирующих поле младших разрядов.

Дешифраторы могут использоваться не только как преобразователи двоичного кода в унарный код типа “ 1 из N ”, но и для реализации комбинационных логических схем. На дешифраторе совместно с дополнительными логическими элементами можно реализовать любую логическую функцию, содержащую до n переменных, где n – число входов. В самом деле, в соответствии с выражениями (2) схема дешифратора формирует N всех возможных минтермов от n входных переменных. Те выходы, которые соответствуют единичным значениям заданной логической функции, необходимо объединить по схеме ИЛИ, и получится реализация функции в СНДФ. При практической реализации устройства следует учитывать, что базовыми логическими элементами существующих серий являются многовходовые элементы типа И–НЕ либо ИЛИ–НЕ. Выбирая дешифраторы с прямыми или инверсными выходами, можно минимизировать аппаратные затраты.

В случае, когда число переменных n +1 превышает на единицу количество входов дешифратора n, и переменная x_n влияет на значения заданной функции, можно применить различные схемные решения. Одно из них заключается в использовании двух ИС дешифратора: одна из них стробируется по разрешающему входу сигналом , а вторая – сигналом x_n.